(0x0) FPGA 개발 보드 살펴보기 - Verilog 한 걸음씩 FPGA Softcore 다가가기

위 그림에 노란색 화살표가 대응하는 곳을 잘 보면 각 핀 네임이 (Vivado EDA 툴 GUI 메뉴에서 포트의 핀을 내가 원하는 모듈 인,아웃 포트에 대응하면 XDC 파일로 저장합니다.) 기판에 프린팅 되어 직접 나와있습니다.

다른 평가 기판의 경우를 살펴보면, Xilinx VC707 Evaluation Board의 경우는 기판에 핀 네임이 프린트 되어있지는 않고, 해당 항목이 매뉴얼에 나와있습니다.

• https://www.xilinx.com/support/documentation/boards_and_kits/vc707/ug885_VC707_Eval_Bd.pdf

자 이제, 그럼 Arty7-35 기준의 XDC 파일 예제를 보도록 할께요.

32 bit RISC-V 저전력 CPU 프로젝트인 ibex를 기준으로 살펴보면 (zero-riscy, pulpissimo-v6.0.0 릴리즈),

파일 주석에는 Arty A7-100 을 지원한다고 나와있는데, 사실 파일 내용은 변경없고 현재 Arty7-35까지 지원하고 있습니다.

해당 내용은 아래의 패치로 확인할 수 있어요!

• https://github.com/lowRISC/ibex/commit/0f0571f0eea9930605287da14abb2931d6297804

처음 Arty 7에서 돌려볼 수 있는 예제는 아래의 패치에서 추가되었네요.

• https://github.com/lowRISC/ibex/commit/6ebc0001ec685454789dd14d92f3d8a4b9113edf#diff-5417c42b575954c5456dc8e0b68289b3d66dbd0a06f9e6cb47534336f6da2762

해당 매핑한 핀을 탑 모듈에서 찾을 수 있는데요. 보면 다음과 같습니다.

IO_CLK, IO_RST_N, LED[3:0]

이제 그럼 XDC 파일에서 매핑한 핀 3개를 실제 탑 모듈 설계도에서 확인해볼까요?

이렇게 Arty7 FPGA 에 호환하는 최상단 모듈이 들어가게 됩니다.

CPU 코어 + 싱글 포트 메모리 + 클럭 제네레이터 3개로 되어있네요.

module ibex_top

module ram_1p

module clkgen_xil7series

대략적인 XDC ↔ 베릴로그 소스 간의 연결을 확인했고, 다음에 ibex CPU 에 대해 조금 더 살펴보기로 해요!

참고:

• Digilent Arty A7 FPGA 보드 문서

  • https://digilent.com/reference/programmable-logic/arty-a7/reference-manual

  • https://digilent.com/reference/programmable-logic/arty-a7/start

• Digilent FPGA Pin name(XDC) 정리 깃허브 레포지토리

  • https://github.com/Digilent/digilent-xdc/

  • https://github.com/Digilent/digilent-xdc/blob/master/Arty-A7-35-Master.xdc

• Arty 7-35 Artix-7 FPGA 에서 ibex 예시

  • https://ibex-core.readthedocs.io/en/latest/02_user/examples.html

  • https://github.com/lowRISC/ibex/tree/master/examples/fpga/artya7/data